Pages

Subscribe:

Rabu, 01 Juni 2011

Nama         :
Ika Rustika
SR FLIP-FLOP
Nama Pembina  :
 Ibu Neti Amalia ,S.Pd dan
Ibu Dra. Hj.Sri Prihatiningsih
Kelas          : X TKJ A
No Exp                 :
No Absen  : 10
Nama Pelajaran : Digital
Tanggal      : Selasa , 24 Mei 2011
Nilai dan Paraf   :


        I.            Pendahuluan

Flip – flop adalah gerbang logika yang mempunyai dua kemungkinan kedudukan yaitu Bi Stabil Memory. Rangkaian tersebut disusun sedemikian rupa sehingga kalau ada suatu taraf Enable pada S ( C adalah kedudukan lawannya ), maka akan menghasilkan output Q = 1 dan kalau ada taraf Enable pada C ( dengan S pada kedudukan lawannya ),maka akan menghasilkan Q = 0 ( dan Not Q = 1 ).
Sebuah taraf Enable ( logic tinggi atau rendah tergantung pada flip – flop yang dipakai ) akan menyebabkan respon output tertentu taraf Enable tersebut dipasang pada input – inputnya .

     II.            Tujuan

Ø  Siswa dapat memahami materi SR FF.
Ø  Siswa dapat merangkai rangkaian SR FF.
Ø  Siswa dapat menyebutkan cara kerja SR FF yang di buat dari gate NAND.
Ø  Siswa dapat menyebutkan cara kerja SR FF yang dilengkapi dengan Enable.

   III.            Alat dan Bahan

Menggunakan trainer digital :                           Menggunakan software circuit maker :
IC 7400                                                                                        software Circuit Maker
Trainer digital
Kabel jumper

   IV.            Gambar Rangkaian



     V.            Langkah Kerja

Menggunakan trainer digital :

Ø  Siapkan alat dan bahan.
Ø  Rangkai seperti gambar rangkaian diatas.
Ø  Setelai merangkai rangkaian ,lakukan pembuktian sesuai tabel kebenaran.
Ø  Amati dan catat hasil.
Menggunakan software circuit maker :
Ø  Klik digital by function » gate NAND » 7400.
Ø  Klik switches » digital » logic display.
Ø  Klik digital animated » display » logic display.
Ø  Klik icon + untuk menghubungkan satu sama lain.
Ø  Klik simulation » digital mode » run

   VI.            HASIL KERJA

Clock
S
R
Q
Not Q
1
1
0
1
0
1
1
1
TD
TD
1
0
1
0
1
1
0
0
TB
TB
1
1
0
1
0
1
0
1
0
1
1
0
0
TB
TB
1
1
0
1
0
1
1
1
TD
TD
1
0
1
0
1

·         Ket : TB : Tidak Berubah      TD : Tidak Terdefinisi.







VII.            Timing diagram














































































































































































VIII.            Kesimpulan

Dalam rangkaian SR FF kita harus mengerti hasil dari rangkaian sehingga kita dapat membuktikan apakah hasil sama dengan timing diagram yang kita buat.


***
©2011

0 komentar:

Posting Komentar